DAC 2024に参加しました #2 - fltech - 富士通研究所の技術ブログ

こんにちは、富士通研究所コンピューティング研究所の中村洋介です。私は文部科学省の科学技術試験研究委託事業「次世代計算基盤に係る調査研究」の一環として、 2024年6月23日から27日までMoscone Center West (San Francisco) で開催された国際会議「DAC2024」に参加しました。本投稿では、DAC2024 で得られた知見を基に、半導体設計の研究開発動向を中心にご紹介します。

Design Automation Conference の概要

Design Automation Conference (DAC) は、EDA(Electronic Design Automation, 電子設計自動化)分野のトップカンファレンスで、今年で61回目を迎えました。 DACでは、主に半導体の設計の自動化に関するアルゴリズム、ツール、デバイス、アーキテクチャなどがテーマとして取り上げられ、 AI、EDA 、セキュリティ、システム設計など多岐にわたる分野が議論されます。このカンファレンスは、学術機関からの研究者だけでなく、企業からの展示発表も多数行われるため、理論と実践の両面から知見を得ることができます。特に、研究論文の発表に加え、開発現場のエンジニア向けの「Engineering Track」セッションもあり、実務に即した内容が議論されます。 2023年と2024年を比較すると、出展企業数は125社から121社とほぼ横ばいでしたが、論文の投稿数は1156件から1545件に増加し、採択論文数も263件から337件と大幅に増加しました。採択率は若干低下し、22.7%から21.8%となりましたが、投稿数の増加がそれ以上に目立ち、DACがより注目される学会であることが伺えます。 DACは、複数のセッションが並行して進行する非常にボリュームの大きいカンファレンスです。研究論文に関しては別の参加者が紹介しているため、本投稿では主に企業側の動向について焦点を当てて紹介いたします。なお、DACの内容はYoutubeでも公開(DACtv)されていますので、興味のある方はぜひご覧ください。

System Foundry (Gary Patton, INTEL)

本発表では、Intelの最新のパッケージ技術の動向についてご紹介します。パッケージ技術はその内部構造が複雑なため、外部からは理解しにくい部分もありますが、最近のチップ性能向上にはこの技術が大きく寄与しています。チップレット化は、現代のチップ構造における重要な進展です。シリコンダイの面積を拡大することは性能向上に寄与しますが、過度に拡大すると欠陥が発生した際にダイ全体を廃棄せざるを得ず、その結果コストが増大します。これに対して、1つの大きなダイを複数の小さなダイに分割して再結合することで、広いシリコン面積を維持しつつ、欠陥による廃棄ロスを最小限に抑えることができます。これにより、高い計算性能とコスト削減を両立させることが可能です。さらに、この分割されたダイを再結合するチップレット方式では、立体的に積み上げることでさらなる性能向上を実現できます。ダイを平面的に結合するのではなく、立体的に積み上げることで配線長が短縮され、通信速度や効率が向上するためです。要するに、チップレット方式はコスト削減と性能向上の両方を実現できる、非常に有効なアプローチと言えます。

しかし、チップレット方式には設計難易度が高いという課題があります。各チップレットが適切に動作するための条件や、チップレット間の相互関係を考慮する必要があるためです。一方で、市場からは製品を迅速に投入することが求められており、納期短縮が常に求められています。このような状況下で、設計制約の厳格さや相関関係の迅速な解決には、今後さらにEDAツールの役割が重要になると予想されます。

それでは、本発表の紹介を始めさせていただきます。まず、シリコンテクノロジーの簡単な歴史を紹介します。シリコン技術はこれまでに4つの主要な限界を迎えてきました。 1つ目は90年代のバイポーラー型トランジスタによる発熱の限界で、これを克服するために低発熱のCMOS技術が採用されました。 2つ目は2000年代のゲート酸化膜の限界で、薄いゲートでも性能向上を図るために新素材や構造の改善が行われました。 3つ目は2010年代の平面型構造の限界で、トランジスタの微細化による性能向上が限界に達し、構造が3D化される方向に進展しました。現在は、原子レベルの限界に直面しており、Nanowire、フォトニクス、3Dマルチチップスタッキングなどの技術によって解決を図っています。また、モノリシックダイからマルチスタック型へ移行する中で、ダイ間の通信の重要性が増しており、EMIBやFoverosなどの高速なDie-to-Die（D2D）通信技術が活用されています。微細化の進展に伴い、物理的なサイズが縮小し、転送時のbitあたりの電力消費も低減されています。

本発表の主題は System Technology Co-Optimization (STCO) です。 STCOは、ソフトウェアとハードウェアを統合したシステムアーキテクチャが、異種のチップレット群で構成されるパッケージとして設計され、各チップレットはIPデザインによって組み立てられるアプローチです。注目すべきポイントは2つあります。まず1つ目は、従来の回路機能を分割しIPを組み合わせる手法にとどまらず、ハードウェアにソフトウェアを加えたシステムアーキテクチャをシリコン上に実装するという点です。次に2つ目は、従来設計と並行して、チップレット設計（ダイ間の機能分割）も行い、シリコン設計の柔軟性と効率を高めるということです。つまり、インテルは今後、サービスやアプリケーションに対応するために、3D化されたチップレット集積体としてシリコンテクノロジーを活用し、機能群をダイやチップレット上に実装して問題を解決していくアプローチを取るということです。本発表では、これらのインテルの技術とその実装に関する詳細が紹介され、インテルが持つ高度な3D集積技術の強みが示されます。

Wall StreetからみたEDA業界の動向 (Jay Vleeschhouwer, Griffin Securities)

本発表は、ウォールストリートのアナリストによるもので、研究者や技術者とは異なる観点—資金動向を通じて業界全体を把握する内容です。これにより、研究者や技術者にとっても多くの示唆が得られるものです。以下に、大まかな内容を示します。

今年のEDA投資は約10%の成長が見込まれており、過去10年間は一貫して二桁成長が続いています。業界トップのEDA投資額を誇るのはIntelで、2番手はNvidiaです。ニュースではNvidiaが注目されていますが、実際にはIntelがEDA投資で最大のシェアを占めており、膨大な額を投じ続けています。 EDA業界の売上のトップ2はSynopsysとCadenceで、両社合わせて業界全体の70%を占めています。次いでSiemens EDAが16%、Ansysが8%を占め、Big 4で90%以上のシェアを有しています。地域別の売上動向では、アメリカが最も大きなシェアを占め、次いでアジア、EU、日本の順となっています。アジア内では中国が最も成長しており、米国の輸出規制にもかかわらず、中国での売上は増加を続けています。 R&D投資に関して、SynopsysとCadenceの合計額は33億ドルで、売上の35.2%を占める高いR&D比率を誇ります。一方、Intelは8%、AMDは12%、Nvidiaは18%です。また、EDA業界の人材募集が活発ですが、その中心が中国からインドに移りつつある傾向も見られます。このように、資金動向を分析することで、企業が注力している分野や今後の業界の動向を予測することが可能です。

Chiplets - design trend beyond Moore's Law（Tom Hackenberg, Yole Group）

本発表では、現在多くの製品に採用されているチップレット設計のトレンドについて説明します。特に近年のAI分野では、膨大な計算能力を必要とするため、その実現には非常に高いチップ設計コストが伴います。そこで、同一デザインのダイを複数組み合わせてコストを削減するチップレット設計が広がっています。ダイサイズを小さくすることで、1枚の丸型ウエハーから取得できる有効面積が増加し、不良が発生した際の面積損失も少なく、結果的にコスト削減につながります。しかし、チップレット構成においてはダイ間接続が必要であり、これにはCoWoS、EMIB、SAINTなどの特殊加工が求められるため、追加費用がかかる点に留意する必要があります。最先端の条件下では、286mm²以下のサイズではモノリシック設計が有利で、 467mm²以上ではチップレット設計が有利という説明がありました。また、チップレット化はサーバー分野ではほぼ全ての製品で進んでおり、 PCでも多数の製品で採用されていますが、スマートフォンや自動車などではまだ進行が遅いようです。このように、ハイエンド製品を中心にチップレット化が進んでおり、各分野でコストを考慮しながら採用が拡大しています。

企業ブース: Blue Cheetah

Blue Cheetahは、ダイ間通信を低遅延で接続するPHY（およびリンク層）ソリューションを提供する企業で、 Tenstorrent社のチップにも採用されています。同社の提供する製品は、IPの形態で、ハードIPとしてはGDSII形式のテープアウト向けデータ、ソフトIPとしてはシミュレーション用のRTLが含まれます。対応する通信プロトコルには、ダイ間通信でUCIeやBoW、ダイ内のNoC通信でAMBA CHIやAXIが使用できるようです。対応するデザインノードは3nmから16nmまで対応しており、リンクごとに8Gb/sから32Gb/s以上の通信速度をサポートしています。 PHYを実際にチップに焼き込み、稼働させるのは非常に難易度が高く、その実装が製品に採用されること自体が非常に興味深いと言えます。

企業ブース: QuickLogic

QuickLogicのeFPGAは、FPGAの柔軟性とASICの高性能を両立させる革新的な選択肢です。 eFPGAは、設計検証期間の短縮とコスト削減を目指す一方、ASICのような高密度な処理能力を実現します。

ASICチップは非常に高性能で高速な動作が可能ですが、物理設計における検証コスト（Design Rule Checkなど）が高く、テープアウトまでの時間とコストが膨大です。一方、FPGAはリコンフィギュラブルデバイスであるため、論理回路の検証が比較的容易でコストも低くなります。ただし、FPGAは高周波数動作が難しく、300MHzを超える大規模回路の動作は非常に困難です。このため、CPUやGPUがGHzで動作する現代のチップと比較すると、FPGAの処理能力は相対的に低くなります。

eFPGAは、このFPGAの論理回路をASIC化します。 FPGAの書き換えのための冗長な回路を省きASIC化することで周波数向上を実現します。開発フローとしては、まずFPGAのように書き換え可能な状態で十分に論理回路の検証を行い、その後、検証が完了した段階でASIC化に移行します。この際、eFPGA開発環境が物理検証を簡易化するサポートを提供するため、 ASICの物理検証を効率的に進めることができます。これにより、ASICを活用しつつ、デザインコストを抑えることが可能となります。

QuickLogicのeFPGAは、さまざまなテクノロジーノードで提供されており、特に5nmノードでの実際の動作事例もあります。稼働する実システムを見ると、その可能性に大きな興味を引かれます。

企業ブース: Arteris

ArterisはNoC（Network-on-Chip）のIPを提供する企業で、さまざまなネットワーク機能を持つIPソリューションを提供しています。具体的には、CoherentおよびNon-Coherentネットワーク対応のIPや、マルチプロセッサ向けのLast-Level Cache IPなどが含まれます。 ArterisのIPを使用することで、ARM-CMNのような強力なメッシュネットワークの構築はもちろん、柔軟なカスタマイズにも対応可能です。

Arterisの技術者によると、同社のIPはユーザーの要求に応じて、例えばバス幅の極端な拡張や、メッシュネットワーク以外のトポロジーにも柔軟に対応できるとのことです。最近では、Tenstorrent社をはじめ、多くの企業に採用されており、実際に多くの製品で稼働している点が特に注目されます。